最近大徵才, 阿肥我也趁著這次機會面了許多家公司 平常受惠於 PTT & dcard, 因此就來 PO 個面試心得文 以下都是一線IC廠有問到我的問題 就不區分公司了 背景: 混血四大電資碩 通常針對碩論 & project 都會有針對細節的問題 (1) 這個地方為什麼要這樣做 (2) 這樣做的目的是什麼, 事前有沒有做過分析能保證效能一定提升 (3) 如果讓你重新做一次這個 project, 你覺得可以改進那些地方 (4) 你在這個 project 的主要貢獻是那些地方 投影片報告完後就會針對數位IC的觀念去問 不過因為我有修 iclab 在報告中我有放一頁的修課心得 列出了我在這門課學到的東西 CDC, STA, Low power等等的 因此問題也都是環繞在這幾個地方 1. CDC 針對 CDC 其實我都會先打預防針 說明在課程中我只有用過 2FF 的方法來解決 FIFO 只有課程中提過, 並沒有實做過 因此問題都是針對 2FF 來問 (1) metastability 是什麼 (2) 如何透過 2FF 解決 metastability (3) 3FF 相比 2FF 差別在哪 (4) 是否可以用 2FF 傳多個 bit 的 data, 會產生哪些問題 (5) 如果不使用 FIFO, 要如何應用 2FF 傳多個 bit 的 data (6) 如果你傳輸過來的資料是 101010.... 接續這樣過來, 你要怎麼知道這些資料哪些 2. STA 這部分就是很簡單的 setup time & hold time 因為現在都是遠端面試 我會準備一張圖上面有 兩個 flip flop 以及有 clock skew 的兩個 clk 波形圖 然後用小畫家在上面直接畫出算 setup time & hold time 的方法 除此之外還有被問過 STA 跟 DTA 的差別 3. Low power 這個我也會打預防針, 課程中只有教到 clock gating 的方式 不過我會說明為何 clock gating 可以達成省電的目的 有些主管也會問到在大的 design 中, 除了 clock gating 你要如何達到省電這個目標 我會說可以用 data gating 或是針對不同 block 給不同電壓 不過這個我覺得不是正確答案, 有人知道答案可以跟我分享一下謝謝 4. Design compiler 使用的經驗 這個只有一位主管問過我 不過我面對這種不常會被考的問題都是誠實回答我自己的經驗 這部分不會的話應該也不用太擔心 另外在合成的時候通常都會設 input delay & output delay, 有被問到這個的用途是為了什麼 5. 合作經驗 這個幾乎必考, 事前就準備一下吧 如果沒有 project 的合作經驗 聽說有人講社團的也可以? 不知道為何我這幾場面試下來都沒被考過白版題 不過我準備了蠻多的考古題 就稍微列一下當作參考 (1) 除頻器, 看心得文通常都會考頻率變成 1/3 的電路如何實作 (2) 同步非同步電路 (3) 同步非同步 reset (4) design flow (5) blocking & non-blocking (6) cmos 畫簡單的 gate (7) FSM 用 one-hot 以及 counter 的差別 最後感謝一下陪我練習面試的肥宅鄰兵跟lab巨巨們 因為我面試超容易緊張 之前面實習的時候緊張到問題都答得超爛就下去了 這次在面試前一直反覆練習報告的內容 針對問題也都想了好多種情況去預演 運氣好遇到今年大缺人 才讓我找到了工作 祝大家求職順利 ----- Sent from JPTT on my Sony XQ-AU52. -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 27.52.137.29 (臺灣) ※ 文章網址: https://webptt.cc/bbs/Tech_Job/M.1633692482.A.63A.html xor 是課程作業裡面有這樣做過 我面試回答的答案沒有去證實過 就不講出來以免誤導了 ※ 編輯: iammtker (27.52.137.29 臺灣), 10/08/2021 19:43:49 ※ 編輯: iammtker (27.52.137.29 臺灣), 10/08/2021 19:45:26 感謝大大的解答 感謝大大的詳細解釋 ※ 編輯: iammtker (27.242.3.103 臺灣), 10/12/2021 11:08:13 ※ 編輯: iammtker (27.242.3.103 臺灣), 10/12/2021 11:08:52