小弟最近都在幫designer解HW issue
不過SW能做的通常就是各種narrow down實驗
逐個檢查 SW下的 reg flow 符不符合designer預期
把某些reg setting拿掉看有沒有影響
比較厲害一點的可以看designer提供的HW架構圖觀落陰
我在想，如果SW能看懂verilog，是不是做實驗的時候能更有方向呢
版上有韌體工程師解HW issue的時候會跟designer一起看verilog的嗎?
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推文 (35)
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blackrays
Verilog有那麼難懂嗎
09/09 00:07
推
codehard
叫RD把state打在register map上啊
09/09 00:12
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smile12372
又不會很難
09/09 00:15
推
leoloveivy
還好吧 我都拿到邏輯分析儀量
09/09 00:17
推
wwwson1256
借串問eda需要會verilog嗎
09/09 00:20
推
dakkk
看verilog幫助不大 邏輯分析儀比較有價值
09/09 00:22
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g1990822
有架構圖的話RTL應該不算太難吧@@
09/09 00:31
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dslite
你只需要一張reg table 其它跟你無關吧？
09/09 00:44
推
telnet0512
不用，這世界講究的是效率與分工
09/09 01:26
推
xiemark
fpga加ila用hw monitor直接抓Reg和FSM來看，c下什麼都可
09/09 01:50
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xiemark
抓到。
09/09 01:50
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labbat
叫SW 看verilog 跟叫HW 看objdump 差不多
09/09 01:52
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labbat
懂方塊圖的講解比直接看有效率
09/09 01:53
推
ptta
公司會願意開權限，讓fw engr看verilog？
09/09 06:30
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ptta
有時候還需要配test pattern比較好懂在做什麼
09/09 06:32
推
howshue
看看就可以準備跳槽轉職了
09/09 08:27
推
goldie
不需要，除非失去信任
09/09 09:04
推
m780407
樓上中肯
09/09 09:23
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bcew
比較沒用，fw code沒寫到的變數確定不會變，所以debug只需專
09/09 10:11
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bcew
注一小段code就好，任何人隨時都可以跳進去看；hw code是每
09/09 10:11
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bcew
個cycle都在變，這個cycle的變化會是上個cycle別的電路的變
09/09 10:11
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bcew
化所引發，因此必須要像owner有整體瞭解才對debug較有幫助。
09/09 10:11
推
ctct0513
基本上不需要吧 但你有空想看就看
09/09 10:56
推
Aquatics
推xiemark
09/09 12:35
推
bery
完全不需要 對工作也沒幫助 除非你們DE很廢 要人幫他們debu
09/09 12:44
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bery
g 那這樣建議你快離開
09/09 12:44
推
bery
前幾樓說Verilog不難 這沒錯，但對你沒用就是了，DE的開發跟
09/09 12:52
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bery
模擬環境不是你懂粗淺的Verilog就能幫他們照找code的bug
09/09 12:52
推
gn01642884
這麼大包你怎麼看？
09/09 14:33
推
like10000
我覺得你轉DV會感覺比較像在做對的事
09/09 20:25
推
pupucar
硬體要debug，也是要靠你用FW做實驗後的資訊啊，整個產
09/11 22:50
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pupucar
業最後會這樣分工是有它的原因的，專業分工阿(前提是兩
09/11 22:50
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pupucar
邊都沒在做打太極的事情就是)
09/11 22:50
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inses
看懂waveform 比看verilog重要多了，先review hw arch吧
09/12 16:10
推
xiao2chen
要看的是廢公司
09/13 12:15