※ 引述《ypc1994 (dicker)》之銘言： : 本魯是學生 : 看了這串討論串 : 有些地方不了解想問一下 : 如果我沒有使用錯cadence tool : cadence大家最常用的應該是建schematics : 我平常也幾乎都沒在用cadence建電路 : 都是直接敲netlist比較快 : 數位方面我是比較不熟悉 : 但是應該也是敲完verilog之後就轉成layout了 : 中間應該也不用cadence : 晶片cell library應該也是跟晶圓廠拿 : 跟cadence好像也沒啥關係 : 感覺各位先進對禁用cadence非常在意 : 但是在我的眼界範圍內覺得就算有影響也不是很嚴重 : 希望各位先進可以指點一二 : ----- --------------------------------- 就讓小小魯蛇APR解釋一下 問題就在"但是應該也是敲完verilog之後就轉成layout了" 學生會這樣認為還蠻正常的，台灣學界做EDA/實體設計的非常少，也不受重視 少到當初念碩班都覺得畢業要失業了@@ RTL只是IC最前面設計的部分，接下來gate level合成，APR，STA，模擬，IP layout 一大串要做，這些流程用到的tool都是屬於EDA廠support範圍，一班脫離不了SCM這三 大家，你說C封我我用其他家一路走到底就好了，正常公司不會這樣做，避免EDA tool 球員兼裁判 你說EDA停止供應嚴不嚴重，有人說沒差，反正有X版，如果只下一些老製成就還好，反正 那個樣子，但如果是比較新的製程，那就GG了 -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 111.255.120.36 ※ 文章網址: https://webptt.cc/bbs/Tech_Job/M.1524432803.A.74F.html