日前收到一份offer
以latch設計為主之IC設計
相對現在已 flip-flop為主題的數位IC設計 已經有點大的落差
因為主管是說這樣可以省電 我對這份工作是不太排斥
但是想到未來跳槽 就覺得有點猶豫.... 因為latch在業界不算是很主流的設計方式
現在主要是用同步電路 控制信號 用非同步驗證不容易 而且debug困難...
能請各位前輩給個建議嗎?
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推文 (16)
推
fine325011
感覺不好轉職.
04/02 16:52
推
Leadgen
先去看看再說~ DFF-->Latch省一半面積。但...類比更大。
04/02 18:19
推
kyo547896321
先去打聽看看也未嘗不可，但只能說非同步電路待克服
04/02 18:40
→
kyo547896321
的困難還非常多
04/02 18:40
推
xonba
他說的是clock gating吧
04/03 00:29
推
rongyau
debug是還好，但是量產測試搞不好是用function pattern測
04/03 11:36
推
yytseng
設計對PVT太不友善，沒人用
04/03 12:14
推
FTICR
所以time borrowing實務上有在用嗎?
04/03 13:51
推
sunsamy
非同步電路可以用軟體的MultiThread,MultiTask觀念解決相
04/04 07:47
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sunsamy
關問題
04/04 07:47
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sunsamy
應該不會難轉職,至少你clock,Mutex,semaphore,觀念都有
04/04 07:51
推
colinshih
樓上怪怪 latch 取代 DFF 仍為同步
04/05 00:33
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colinshih
若不是指 half cycle latch 基本的low power 技巧
04/05 00:35
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colinshih
不建議, 同樣的邏輯同樣會反應在薪水,文化...
04/05 00:37
推
longlongint
先做原型給他看 發現一堆缺點
04/06 13:37
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longlongint
然後主管會怪你怎麼當初沒阻止他 結案
04/06 13:37