📋 PTT 文章瀏覽
作者patiger (唉)
標題Re: [黑特] 華為芯片牛B！韜定律彎道超車！！
時間Wed May 27 09:05:18 2026
原文PTT 原始連結 ↗
台積電封裝又不只cowos 人家還有晶片整合soic 就是晶片垂直堆疊 而且都已經要量產了 還是以後你要指著人家的3D晶片 說是在抄華為作業？ = = = 整件事最好玩的就是 概念也不新 技術也不新 但是華為宣布要涉足 就變概念領導全球搖搖領先... ※ 引述《wangrg (孤身不寂寞)》之銘言 : ※ 引述《patiger (唉)》之銘言： : : 別的不說... : : 這不就3D堆疊技術 : : 各大廠早就跑很遠了 : : 為什麼華為一進場就說整個技術都是他說了算？ : : 到底是牛吹的太大 : : 還是華為根本不知道外國早在做了？ : 台GG的cowos 封裝,概念上比較像一顆CPU不夠跑 : 那就把兩顆CPU黏一起,當做一顆來用,Apple的M系列就是走這條路 : 過去摩爾定律,概念上是在同一個『平面』刻晶體管 : 只要縮小晶體管,就可以在這個『平面』塞進更多晶體管,效能更高 : 韜的概念,是在這個平面上,蓋二層樓,同『平面』中塞進更多樓層更多晶體管 : 同樣實現塞更多晶體管,提高效能 : 然後透過3D架構設計,縮短電子從A晶體管到B晶體管之間的直線距離 : 電子只要路徑越短,能耗發熱就更低 : 理論上同樣單位面積的平面,可以蓋二層樓,三層樓,四層樓...一路疊加 : 與摩爾定律『等效』實現,塞進更多晶體管提高效能,3D架構降低能耗發熱的目標 : 結論:3D不是什麼創新概念,但老共突破重複曝光後,真的適合all in這條路 -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 42.75.113.22 (臺灣) ※ 文章網址: https://webptt.cc/bbs/HatePolitics/M.1779843920.A.6DA.html 堆疊是製造技術，設計是設計端的問題 你這樣設計，台積就幫你這樣堆 別的不說，從設計抓起也是intel開始推3D堆疊技術開始就有的思路 連概念都不是新的阿 ※ 編輯: patiger (42.75.113.22 臺灣), 05/27/2026 09:12:03 ※ 編輯: patiger (42.75.113.22 臺灣), 05/27/2026 09:24:41

推文 (48)

推 nidhogg 概念有點不太一樣，但很類似，我的認知是 49.216.164.64 05/27 09:07
→ nidhogg 把晶片疊在一起跟原始設計就開始疊的差 49.216.164.64 05/27 09:07
→ nidhogg 異。 49.216.164.64 05/27 09:07
→ wangrg 一樓正解 36.226.76.65 05/27 09:08
推 nidhogg 不過，這也不是沒人想過，但當你有更方便 49.216.164.64 05/27 09:09
→ nidhogg 的方式提升效能的時候，不用把連設計的 49.216.164.64 05/27 09:10
→ nidhogg 方式整個打掉重練的必要，更何況會帶來 49.216.164.64 05/27 09:10
→ nidhogg 更多未知的耗能跟良率問題，基本上科技發 49.216.164.64 05/27 09:10
→ nidhogg 展一定是選能輕鬆提升效能的路線走，沒 49.216.164.64 05/27 09:10
→ nidhogg 路了才會繼續發展別的路線，很明顯華為因 49.216.164.64 05/27 09:10
→ nidhogg 為被封鎖技術，提前就沒路可走了。 49.216.164.64 05/27 09:10
→ nidhogg 概念絕對不是新的，不過沒人做就是還有 49.216.164.64 05/27 09:14
→ nidhogg 其他更有效率提升效能的方法。 49.216.164.64 05/27 09:14
→ patiger 哪裡沒人做XD，都量產了 42.75.113.22 05/27 09:15
→ nidhogg 因為把晶片疊在一起跟原始設計就開始疊 49.216.164.64 05/27 09:17
→ nidhogg 還是不一樣，效能也會不一樣 49.216.164.64 05/27 09:17
→ patiger 笑死，人家設計的時候就已經考量堆疊要 42.75.113.22 05/27 09:20
→ patiger 跟你說是不是...台積電做製造的，設計的 42.75.113.22 05/27 09:20
→ patiger 又不是他... 42.75.113.22 05/27 09:20
→ patiger 設計方這樣設計，台積就幫他整合起來... 42.75.113.22 05/27 09:20
推 jachan 積體電路不就是立體結構，等同疊起來 220.130.28.223 05/27 09:20
→ jachan 立體封裝，有點像把多層樓分開蓋再疊一起 220.130.28.223 05/27 09:21
→ nidhogg 華為這搞法確實連原始設計都要打掉重來 49.216.164.64 05/27 09:28
→ nidhogg 但我表達的很清楚了，這搞法是被制裁下 49.216.164.64 05/27 09:28
→ nidhogg 不得已的高成本搞法，我可沒有認為華為 49.216.164.64 05/27 09:28
→ nidhogg 遙遙領先什麼 49.216.164.64 05/27 09:28
→ patiger 沒說你阿XD 42.75.113.22 05/27 09:34
→ patiger 華為是克難玩法，可是大廠這塊也沒有放 42.75.113.22 05/27 09:37
→ patiger 下...而且對方還是在製程優勢下... 42.75.113.22 05/27 09:37
推 bbo40453 限制硬體很合理啊，就現代的太空競賽 42.73.234.91 05/27 09:41
→ bbo40453 既然是競爭，有可能把自己有優勢的地方 42.73.234.91 05/27 09:42
→ bbo40453 給對方用嗎 42.73.234.91 05/27 09:42
推 kuninaka 你要考慮到商業 211.20.234.13 05/27 09:43
→ kuninaka 把對方綁進自己的生態系是好事 211.20.234.13 05/27 09:43
→ nidhogg 不過製程走到沒路可走，華為這搞法也是 49.216.164.64 05/27 09:48
→ nidhogg 未來必然選項啦，反正有人當馬頭卒也不一 49.216.164.64 05/27 09:48
→ nidhogg 定是壞事，畢竟先進製程還是握在其他人 49.216.164.64 05/27 09:48
→ nidhogg 手上 49.216.164.64 05/27 09:48
→ kuninaka 其他人也有做啊 211.20.234.13 05/27 09:48
→ kuninaka 不是華為發明的 211.20.234.13 05/27 09:48
→ nidhogg 技術路線還是有不一樣 49.216.164.64 05/27 10:03
→ kuma0326 設計堆疊？NAND大廠表示….. 36.239.162.4 05/27 10:25
推 stationeria CBRS則是走了另一條路、感覺蠻有搞頭 223.136.80.156 05/27 11:36
→ patiger 你硬要說有什麼不同的話，就只能美化說 42.75.113.22 05/27 13:09
→ patiger 華為‘’專門‘’針對設計去做優化...問 42.75.113.22 05/27 13:09
→ patiger 題是別人也不是單純堆疊阿，堆疊前都有 42.75.113.22 05/27 13:09
→ patiger 設計過... 42.75.113.22 05/27 13:09
推 wangbadan https://i.imgur.com/wCudrZT.jpeg 27.240.177.223 05/27 20:21
‹ 回 政黑板 列表